高速・安価な検証手法として、汎用プロトタイプシステムを用いた検証環境の構築をお手伝いいたします。
プロトタイプ検証は以下のステップにより行います。
@お客様のRTL仕様書を基に各FPGAに分割
Aメモリ、クロックなどFPGAに合わせて、置換作業を実施
B実機検証時に必要な、外部I/Fのご提供(または設計)
Cシュミレータとの協調検証時には、必要なBFM(バスファクションモデル)のご提供
FPGAにマッピングして行うファクションチェック(機能検証)と異なり、メモリへのアクセス状況、バスの占有度など、実機レベルでのパフォーマンスを検証する、性能検証環境を構築することで、よりFPGAプロトタイプの高速動作を生かすことが出来ます。
当社では、バスやメモリーモニターなどを挿入し、解析結果をPC上にグラフィカルに表示する仕組みをお客様の仕様に合わせて構築いたします。
デバッグ効率を改善させるため、FPGA内にアサーションを挿入し、内部のError状態を監視します。
また、内部ノードをトレースしサイクルベースで波形を出力することが可能です。
アサーションチェッカーは追加・削除・改造が可能です。
Windowフォームを指定することが可能なため、デバッグ情報の追加を容易に行うことが可能です。
指定された内部ノードをトレースし波形表示させることが可能です。
