第三者検証サービス、LSI、FPGA、Firmの設計・検証、検証IPの開発・カスタマイズ・サポート

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■検証ノウハウ 汎用IPの検証手法 大規模SoCの検証手法 検証IPのライブラリ化 検証業務のプロジェクトマネージメント ■検証漏れ無しの高品質検証手法 DRV （Directive Random Verification） ABV （Assertion Based Verification） CDV （Coverage Driven Verification） ■検証言語の使用実績 PSL SystemVerilog TestBuilder SCV（SystemC） ｅ言語

第三者検証（デジタル）は、以下のステップにより行います。

�@	LSIまたはIPの外部仕様書を元に検証項目をリストアップします。
�A	リストアップされた検証項目を元に検証環境の構築およびアサーションの作成を行います。
�B	検証を実施する際は、機能カバレッジを抽出し、自動生成されたテストパタンの偏りや検証漏れを未然に防ぎます。
�C	検証実施の際に発見された障害は、バグレポートにまとめ、お客様に報告します。
�D	お客様は、バグレポートの内容を確認し、仕様書の修正やRTLの修正を行います。
�E	修正された仕様書・RTLを元に再検証を行い、全ての検証項目を実施し、エラーが出力されなくなるまで、検証を繰り返し行います。

大規模SoC検証を短期間で効率的に実施するには、SoCを機能ごとに分割し、最小限の回路構成でテストパタンの網羅性を向上させる必要があります。匠ソリューションズでは、検証の効率化と検証漏れを防ぐため、SoCをIPとシステムバスに分割し、IP検証、BUS検証、接続検証をそれぞれ実施します。

■IP検証 IP単体の機能検証を実施します ■BUS検証 システムバス中心の機能検証を実施します ■接続検証 IPとBUSの接続検証を実施します

テストパタンはテストベンチより自動生成しますので、人手では想定できなかった組み合わせを発生させることが可能です。カバレッジ・ドリブン検証を用いていますので、どのようなテストパタンを生成したか計測することができます。また、アサーション・ベース検証によって、内部信号の動作状態を動的に監視し、チェックすることが可能です。更にアサーションは、フォーマル検証に用いることができますので、動的検証は網羅性の確保が難しい場合でも、検証の網羅性を確保することができます。

IP検証は、網羅性を向上させるために最小限の回路構成で機能検証を実施します。

■対向Model
（DRV Model）Random Patternを生成し期待値管理を行う

■ABV
Protocolのチェック、機能Coverageのカウントを行う

BUS検証は、網羅性を向上させるためにIPは擬似モデルで機能検証を実施。
BUS検証環境は、擬似モデルをRTLに差し替えることで接続検証に再利用可能です。

■擬似Model
Random Patternを生成し期待値照合を行う

■Monitor
ProtocolのCheck、機能Coverageのカウントを行う

■ARM製 ： ARM7シリーズ、ARM9シリーズ
■富士通製 ： FRシリーズ
■ルネサス製 ： SH4シリーズ、M32Cシリーズ、M16Cシリーズ
■東芝製 ： TX19Aシリーズ、900/H1シリーズ、900/L1シリーズ