製品情報 Verilog-A vs. SPICE Model Analog MeisterTM｜匠ソリューションズ

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Verilog-Aはアナログ回路のシミュレーション時間を加速する有効な手法です。
しかし、Verilog-AとSPICEモデルとの等価性を保証することは困難です。
Analog Meister^TM は、アナログモデル(Verilog-A)とトランジスタモデル(SPICE)の等価性検証を自動で行います。

Verilog-A vs. SPICE Model Analog MeisterTM

【Analog Meister^TM の製品構成】
Analog Meister-F ：機能等価検証環境
Analog Meister-P ：性能等価検証環境
Analog Meister-A ：検証結果解析

■等価検証【論理・性能】の自動化
　・Verilog-A vs. SPICE
　・SPICE 【改版前】vs. SPICE 【改版後】

■シミュレーション環境の再利用
　・テストシナリオの再利用
　・回路の種類毎にテストシナリオを用意

■シミュレーション環境の自動生成
　・GUIによるパラメータ設定
　・目視確認不要なチェッカー機能

■シミュレーション検証の可視化
　・Excel ベースの波形表示機能
　・シミュレーション結果の解析機能

Verilog-A vs. SPICE Model Analog MeisterTM

採用情報

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